KIT-VR41xx-TP（-H） SPECIFICATION


<Hardware Specification>

エミュレーション部
対象デバイス
KIT-VR4120-TP（-H） VR4122（ES3.1〜）
KIT-VR4131-TP（-H） VR4131
KIT-VR4133-TP（-H） VR4133
KIT-VR4181A-TP（-H） VR4181A
使用するRTE-TPの形式
RTE-2000-TP RTE-2000H-TP
JTAG-IFケーブル
RTE-NEC/MICTOR38-2K PB-JTAG-N-A36 + CBL-KEL26
エミュレーション機能
動作周波数 制限無し
インターフェース JTAG/N-Wire
動作電圧 1.8V - 3.3V*1 1.2V - 3.3V
JTAG CLK 100KHz - 25MHz
ブレーク機能
実行アドレスイベントによるブレーク 2
アクセスイベントによるブレーク設定 2
S/Wブレークポイント 100
ステップブレーク 可
マニュアルブレーク 可
トレース機能
無し
ROMエミュレーション機能*4
ブロック内マップ機能（USER/EMEM） 64K-word
RAMとして使用 可
メモリ容量 8M - 128MByte
アクセスタイム （ ）内はバーストサイクル時 35nS（30nS）*2
動作電圧 1.8V - 3.3V*1
電気的条件 LV-TTL，5Vトレラント*2
エミュレーション可能なROM数
DIP-32pin-ROM（8bit-ROM） 4（max）
DIP-40/42pin-ROM（16bit-ROM） 4（max）
拡張16bit-標準ROMコネクタ 4（max）
エミュレーション可能なROM容量（bit）
DIP-32pin-ROM（8bit-bus） 1M，2M，4M，8M（27C010/020/040/080）
DIP-40pin-ROM（16bit-bus） 1M，2M，4M（27C1024/2048/4096）
DIP-42pin-ROM（16bit-bus） 8M，16M（27C8000/16000）
拡張16bit-標準ROM（16bit-bus） 1M，2M，4M，8M，16M，32M，64M，128M，256M（32MByte）
バス幅指定（bit） 8/16/32/64
その他
高速ダウンロード機能（PB-HSDL-50） 無 有*3
端子マスク機能 NMI，INT

*1 ： 2.3V以下で使用する場合、各ケーブルのDC特性にご注意ください。電気的に整合しない場合があります。
*1,2 ： RTE-2000（H）-TP+CBL-STD16-2Kを使用した場合の値です。
*3 ： 高速ダウンロード機能をご使用になる場合は、オプションのPB-HSDL-xxが必要です。各KITでの対応状況は別途ご確認ください。
*4 ： RTE-2000（H）-TPでは、E-MEM基板を最大4枚まで実装でき、その時の最大容量は128MByteです。
32bit幅では2枚、64bit幅では4枚必要です。8bitバス幅のROMでは、ROM1個に1枚必要です。



<Interface Specification>

ピン配置表
Pin番号 信号名 入出力（User Side） 処理（User Side）
A1 NC. -----

OpenまたはGND
A2 NC. -----

OpenまたはGND
A3 NC. -----

OpenまたはGND
A4 NC. -----

OpenまたはGND
A5 NC. -----

OpenまたはGND
A6 NC. -----

OpenまたはGND
A7 RMODE/JTDI Input

4.7K - 10KΩプルアップ
A8 JTCK Input

4.7K - 10KΩプルアップ
A9 JTMS Input

4.7K - 10KΩプルアップ
A10 JTDO Output

22 - 33Ωシリーズ抵抗（推奨）
A11 JTRSTB Input

4.7K - 10KΩプルダウン
A12 BKTGIO_L Input/Output

4.7K - 10KΩプルアップ
A13 NC. -----

Open

Pin番号 信号名 入出力（User Side） 処理（User Side）
B1 - B10 GND -----

GNDに接続
B11 NC. -----

Open
B12 NC. -----

Open
B13 +3.3V -----

+3.3Vに接続
コネクタの型番
メーカー ： KEL
型　　番 ： 8830E-026-170S（ストレート）
8830E-026-170L（ライト・アングル）
8831E-026-170L（ライト・アングル、固定金具つき）
配線
1. CPUからコネクタまでの配線は、極力短くなるようにしてください（100mm以下を推奨します）。
2. CPUからの出力信号は、CPUのIOと同一電源を供給した高速CMOSバッファを介しコネクタへ接続することを推奨します。
基板レイアウト図
基板上のコネクタの物理的なレイアウトを以下に示します。
基盤レイアウト図
注意 コネクタや配線に関する事柄は、RTE-xxxx-TPのマニュアルを参照ください。



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